]> git.zerfleddert.de Git - proxmark3-svn/blobdiff - fpga/lo_read.v
add -ss to hf 14b raw for select of SRx chips
[proxmark3-svn] / fpga / lo_read.v
index d7b45cb5927fd00a96480e210b649cd818df0fc5..a6d077b99697ea4d597c02975b53885df69490ab 100644 (file)
@@ -1,77 +1,74 @@
-//-----------------------------------------------------------------------------\r
-// The way that we connect things in low-frequency read mode. In this case\r
-// we are generating the 134 kHz or 125 kHz carrier, and running the\r
-// unmodulated carrier at that frequency. The A/D samples at that same rate,\r
-// and the result is serialized.\r
-//\r
-// Jonathan Westhues, April 2006\r
-//-----------------------------------------------------------------------------\r
-\r
-module lo_read(\r
-    pck0, ck_1356meg, ck_1356megb,\r
-    pwr_lo, pwr_hi, pwr_oe1, pwr_oe2, pwr_oe3, pwr_oe4,\r
-    adc_d, adc_clk,\r
-    ssp_frame, ssp_din, ssp_dout, ssp_clk,\r
-    cross_hi, cross_lo,\r
-    dbg,\r
-    lo_is_125khz, divisor\r
-);\r
-    input pck0, ck_1356meg, ck_1356megb;\r
-    output pwr_lo, pwr_hi, pwr_oe1, pwr_oe2, pwr_oe3, pwr_oe4;\r
-    input [7:0] adc_d;\r
-    output adc_clk;\r
-    input ssp_dout;\r
-    output ssp_frame, ssp_din, ssp_clk;\r
-    input cross_hi, cross_lo;\r
-    output dbg;\r
-    input lo_is_125khz;\r
-    input [7:0] divisor;\r
-\r
-// The low-frequency RFID stuff. This is relatively simple, because most\r
-// of the work happens on the ARM, and we just pass samples through. The\r
-// PCK0 must be divided down to generate the A/D clock, and from there by\r
-// a factor of 8 to generate the carrier (that we apply to the coil drivers).\r
-//\r
-// This is also where we decode the received synchronous serial port words,\r
-// to determine how to drive the output enables.\r
-\r
-// PCK0 will run at (PLL clock) / 4, or 24 MHz. That means that we can do\r
-// 125 kHz by dividing by a further factor of (8*12*2), or ~134 kHz by\r
-// dividing by a factor of (8*11*2) (for 136 kHz, ~2% error, tolerable).\r
-\r
-reg [7:0] to_arm_shiftreg;\r
-reg [7:0] pck_divider;\r
-reg [6:0] ssp_divider;\r
-reg ant_lo;\r
-\r
-always @(posedge pck0)\r
-begin\r
-       if(pck_divider == 8'd0)\r
-               begin\r
-                       pck_divider <= divisor[7:0];\r
-                       ant_lo = !ant_lo;\r
-                       if(ant_lo == 1'b0)\r
-                       begin\r
-                           ssp_divider <= 7'b0011111;\r
-                               to_arm_shiftreg <= adc_d;\r
-                       end\r
-               end\r
-       else\r
-       begin\r
-               pck_divider <= pck_divider - 1;\r
-               if(ssp_divider[6] == 1'b0)\r
-               begin\r
-                       if (ssp_divider[1:0] == 1'b11) to_arm_shiftreg[7:1] <= to_arm_shiftreg[6:0];\r
-                       ssp_divider <= ssp_divider - 1;\r
-               end\r
-       end\r
-end\r
-\r
-assign ssp_din = to_arm_shiftreg[7];\r
-assign ssp_clk = pck_divider[1];\r
-assign ssp_frame = ~ssp_divider[5];\r
-assign pwr_hi = 1'b0;\r
-assign pwr_lo = ant_lo;\r
-assign adc_clk = ~ant_lo;\r
-assign dbg = adc_clk;\r
-endmodule\r
+//-----------------------------------------------------------------------------
+// The way that we connect things in low-frequency read mode. In this case
+// we are generating the unmodulated low frequency carrier.
+// The A/D samples at that same rate and the result is serialized.
+//
+// Jonathan Westhues, April 2006
+// iZsh <izsh at fail0verflow.com>, June 2014
+//-----------------------------------------------------------------------------
+
+module lo_read(
+       input pck0, input [7:0] pck_cnt, input pck_divclk,
+       output pwr_lo, output pwr_hi,
+       output pwr_oe1, output pwr_oe2, output pwr_oe3, output pwr_oe4,
+       input [7:0] adc_d, output adc_clk,
+       output ssp_frame, output ssp_din, output ssp_clk,
+       output dbg,
+       input lf_field
+);
+
+reg [7:0] to_arm_shiftreg;
+
+// this task also runs at pck0 frequency (24Mhz) and is used to serialize
+// the ADC output which is then clocked into the ARM SSP.
+
+// because pck_divclk always transitions when pck_cnt = 0 we use the
+// pck_div counter to sync our other signals off it
+// we read the ADC value when pck_cnt=7 and shift it out on counts 8..15
+always @(posedge pck0)
+begin
+       if((pck_cnt == 8'd7) && !pck_divclk)
+               to_arm_shiftreg <= adc_d;
+       else begin
+               to_arm_shiftreg[7:1] <= to_arm_shiftreg[6:0];
+               // simulation showed a glitch occuring due to the LSB of the shifter
+               // not being set as we shift bits out
+               // this ensures the ssp_din remains low after a transfer and suppresses
+               // the glitch that would occur when the last data shifted out ended in
+               // a 1 bit and the next data shifted out started with a 0 bit
+               to_arm_shiftreg[0] <= 1'b0;
+       end
+end
+
+// ADC samples on falling edge of adc_clk, data available on the rising edge
+
+// example of ssp transfer of binary value 1100101
+// start of transfer is indicated by the rise of the ssp_frame signal
+// ssp_din changes on the rising edge of the ssp_clk clock and is clocked into
+// the ARM by the falling edge of ssp_clk
+//             _______________________________
+// ssp_frame__|                               |__
+//             _______         ___     ___
+// ssp_din  __|       |_______|   |___|   |______
+//         _   _   _   _   _   _   _   _   _   _
+// ssp_clk  |_| |_| |_| |_| |_| |_| |_| |_| |_| |_
+
+// serialized SSP data is gated by ant_lo to suppress unwanted signal
+assign ssp_din = to_arm_shiftreg[7] && !pck_divclk;
+// SSP clock always runs at 24Mhz
+assign ssp_clk = pck0;
+// SSP frame is gated by ant_lo and goes high when pck_divider=8..15
+assign ssp_frame = (pck_cnt[7:3] == 5'd1) && !pck_divclk;
+// unused signals tied low
+assign pwr_hi = 1'b0;
+assign pwr_oe1 = 1'b0;
+assign pwr_oe2 = 1'b0;
+assign pwr_oe3 = 1'b0;
+assign pwr_oe4 = 1'b0;
+// this is the antenna driver signal
+assign pwr_lo = lf_field & pck_divclk;
+// ADC clock out of phase with antenna driver
+assign adc_clk = ~pck_divclk;
+// ADC clock also routed to debug pin
+assign dbg = adc_clk;
+endmodule
Impressum, Datenschutz