mask them out manually
[raggedstone] / ethernet / source / top.vhd
index 68188ac8926d666474c85a3f4144045099621b22..d1a47da72297991e6c4f5b4080843902f5160b33 100644 (file)
@@ -30,7 +30,9 @@ PORT(
         MCOLL_PAD_I : IN std_logic;
         MCRS_PAD_I : IN std_logic;
         MD_PAD_IO : INOUT std_logic;
-        MDC_PAD_O : OUT std_logic
+        MDC_PAD_O : OUT std_logic;
+
+       LED_2 : OUT std_logic
 );
 end ethernet;
 
@@ -152,6 +154,21 @@ PORT(
         );
 END COMPONENT;
 
+component icon
+port (
+       control0 : out std_logic_vector(35 downto 0)
+       );
+end component;
+
+component ila
+port (
+       control : in std_logic_vector(35 downto 0);
+       clk : in std_logic;
+       data : in std_logic_vector(63 downto 0);
+       trig0 : in std_logic_vector(31 downto 0)
+       );
+end component;
+
 signal pci_rst_o : std_logic;
 signal pci_rst_oe_o : std_logic;
 signal pci_inta_o : std_logic;
@@ -203,10 +220,16 @@ signal md_pad_o : std_logic;
 signal md_padoe_o : std_logic;
 signal int_o : std_logic;
 signal wbm_adr_o : std_logic_vector(31 downto 0);
+signal wb_stb_i_helper : std_logic_vector(31 downto 0);
 
 signal m_wb_cti_o : std_logic_vector(2 downto 0);
 signal m_wb_bte_o : std_logic_vector(1 downto 0);
 
+signal control0 : std_logic_vector(35 downto 0);
+signal data : std_logic_vector(63 downto 0);
+signal trig0 : std_logic_vector(31 downto 0);
+
+
 BEGIN
 
 PCI_RSTn    <= pci_rst_o    when (pci_rst_oe_o = '1')     else 'Z';
@@ -232,6 +255,20 @@ end generate;
 
 wb_adr_i <= wbm_adr_o (11 downto 2);
 
+wb_stb_i_helper(32 downto 8) <= (others => '0');
+wb_stb_i_helper(7 downto 0) <= wbm_adr_o (7 downto 0);
+
+wb_clk_i <= PCI_CLOCK;
+
+data(31 downto 0)  <= wbm_adr_o;
+data(40 downto 33) <= wbm_adr_o (7 downto 0);
+data(63 downto 41) <= (others => '0');
+
+trig0(31 downto 0) <= (
+       0 => wb_stb_i,
+       others => '0'
+);
+
 Inst_pci_bridge32: pci_bridge32 PORT MAP(
         wb_clk_i => wb_clk_i ,
         wb_rst_i => '0',
@@ -313,7 +350,7 @@ Inst_eth_top: eth_top PORT MAP(
         wb_sel_i   => wb_sel_i  ,
         wb_we_i    => wb_we_i   ,
         wb_cyc_i   => wb_cyc_i  ,
-        wb_stb_i   => wb_stb_i  ,
+        wb_stb_i   => wb_stb_i_helper  ,
         wb_ack_o   => wb_ack_o  ,
         wb_err_o   => wb_err_o  ,
         m_wb_adr_o => m_wb_adr_o,
@@ -328,7 +365,7 @@ Inst_eth_top: eth_top PORT MAP(
         mtx_clk_pad_i => MTX_CLK_PAD_I,
         mtxd_pad_o => MTXD_PAD_O,
         mtxen_pad_o => MTXEN_PAD_O,
-        -- mtxerr_pad_o => ,
+        mtxerr_pad_o => LED_2,
         mrx_clk_pad_i => MRX_CLK_PAD_I,
         mrxd_pad_i => MRXD_PAD_I,
         mrxdv_pad_i => MRXDV_PAD_I,
@@ -344,4 +381,17 @@ Inst_eth_top: eth_top PORT MAP(
         int_o => int_o
 );
 
+i_icon : icon
+port map (
+       control0 => control0
+       );
+
+i_ila : ila
+port map (
+       control => control0,
+       clk => PCI_CLOCK,
+       data => data,
+       trig0 => trig0
+       );
+
 end architecture ethernet_arch;
Impressum, Datenschutz